Shortcodes | Brushed | Responsive One Page Template

Bertrand LE GAL

received his M.Sc. degree in Electronics Engineering from the University of South Brittany, Lorient, France, in 2002 and his Ph.D degree in Information and Engineering Sciences and Technologies from the University of South Brittany in 2005. He has been a Post-Doctoral fellow in 2005 to 2006 in CAIRN team at the INRIA/IRISA laboraroty from the University of Rennes 1, Lannion, France.

Since September 2006, Dr. Bertrand LE GAL holds an Assistant Professor position at the ENSEIRB-MATMECA engineering school from the Bordeaux Institute of Technlogy and the Laboratory of Integration from Materials to Systems (IMS) from the University of Bordeaux in Talence, France. His current research interests include Algorithm-Architecture-Matching on both hardware (ASIC/FPGA) and software targets (CPU/DSP/GPGPU) and deisgn methodlogies and ESL tools. Application domain includes FEC decoders in digital communications systems, video compression and video processing applications.

He is currently is a reviewer for internationnal conferences and journals such as the IEEE Journal of Solid-State Circuits, IET Computers and Digital Techniques, EURASIP Journal on Advances in Signal Processing, ELSEVIER, Microelectronics Journal or SPRINGER - Journal of Real-Time Image Processing.

contact:

bertrand.legal[at]ims-bordeaux.fr or bertrand.legal[at]enseirb-matmeca.fr

Teaching activities

You will find bellow different digital documents that are used for teaching purpose at ENSEIRB school. Moreover, pdf documents such as 2nd year timetable or student laboratory groups, are also provided here.

2nd year responsabilities

Documents for semester 7

Emploi du temps (dernière version) (xls, pdf)
Liste des groupes de TD (pdf)
Liste des groupes de TP (pdf)
Présentation de rentrée - semestre 7 (pdf)
Présentation de rentrée - stages de 2A (pdf)

Documents for semester 8

Emploi du temps (dernière version) (xls)
Liste des groupes de TP & UE optionnelle (pdf)
Liste des groupes de TD (pdf)
Présentation du semestre 8 (pdf)
Présentation des UEs optionnelles - UE analogique (pdf)
Présentation des UEs optionnelles - UE automatique (pdf)
Présentation des UEs optionnelles - UE numérique (pdf)
Présentation des UEs optionnelles - UE signal (pdf)
Présentation des modules libres - EA214 (ppt)
Présentation des modules libres - EN216 (pdf)
Présentation des modules libres - ME200 (pdf)
Présentation des modules libres - ME201 (pdf)
Présentation des modules libres - IT221 (pdf)
Les sujets de projet thèmatiques (lien)

2nd year lessons and laboratories

EN201/202: VHDL de Synthèse et FPGA

TP n°1 : gestion des LEDs et du bouton rotatif (pdf, doc, help)
TP n°2 : conception de mémoires ROM/RAM (pdf)
Processeur picoblaze (ppt, docs)
TP n°3 : affichage de messages sur l’écran LCD (pdf, zip)
TP n°4 : gestion «générique» de l’écran LCD (pdf, zip)
TP n°5 : introduction à l’arithmétique numérique en VHDL (pdf, pdf, zip)
TP n°6 : gestion générique de l’écran LCD et de l’UART (pdf, zip)
Projet : Sujet/Cahier des charges (pdf)

EN208: Technologie des circuits numériques

Cours d’introduction aux circuits FPGA (pdf)
TD n°1 : Du VHDL au placement-routage (pdf)
TD n°2 : Synthèse d’additionneur dans un circuit FPGA (pdf)

PG208: Conception objets et UML

Cours d’Objets et de langage C++ (pdf)
Cours d’introduction à UML (pdf)
Tutorial : Conception de votre première classe (pdf)
Projet sujet n°1 : bibliothèque numérique (pdf)
Projet sujet n°2 : dessin vectoriel (pdf, zip)
Projet sujet n°3 : serveur web avec gestion du cache mémoire (pdf, zip)
Projet sujet n°4 : application de traitement vidéo temps réel (pdf, zip)

EN212: Systems on programable chips

Nothing yet !

?????: Séminaire recherche

Séminaire recherche n°2 - UE optionnelle numérique (pdf)

3rd year lessons and laboratories

EN325: Conception numérique avancée

Cours de Conception Numérique Avancé (pdf)
Cours de Modélisation / Raffinement en SystemC (pdf)
Cours d’Introduction à la Synthèse de haut niveau (HLS) (pdf)
Cours de Vérification lors de la conception dans les systèmes complexes (pdf)
TP d'implantation FPGA : Evaluation de la complexité matérielle des opérateurs usuels (pdf)
TP de SystemC : Modélisation et raffinement - Compression JPEG (pdf, zip)
TP HLS : Expérimentation d’un flot de synthèse HLS (pdf, zip)
TP Vérification : Vérification fonctionnelle, assertions et couverture de code pour les systèmes embarqués (C, SystemC et VHDL) (pdf, pdf, zip)

EN309: DSP sur composant programmable (TSI)

TP 1: Evaluation des performances opérateurs entiers (sujet, zip)
TP 2: Evaluation des performances opérateurs flottants (sujet, zip)
TP 3: Implantation et évaluation d’implantation de filtres FIR sur FPGA (sujet, zip)

TS322: Langage C pour le traitement du signal (Conception objets)

Nothing yet !

Research activities

Since 2006, I am Associate Professor in the IMS Laboratory, IPB/ENSEIRB-MATMECA Engineering School. My research currently focuses on Algorithm-Architecture-Matching on both hardware and software targets.

dedicated architectures, RTL, ASIP, processors, SoC

Digital hardware design

Lorem ipsum dolor sit amet, consectetur adipiscing elit. Maecenas ac augue at erat hendrerit dictum. Praesent porta, purus eget sagittis imperdiet, nulla mi ullamcorper metus, id hendrerit metus diam vitae est. Class aptent taciti sociosqu ad litora torquent per conubia nostra, per inceptos himenaeos.

Embedded processor, Softcores, ASIP, x86, multicore, GPU

Software implementation

Methodologies and Tools

Publication list

A short list of my latest publications.

Internationnal journals

B. Le Gal and C. Jégo. GPU-like on-chip system for decoding LDPC codes. ACM Transactions on Embedded Computing Systems (TECS), vol. 13(4), Feburary 2014. doi: 10.1145/2538668
B. Le Gal, C. Jego and C. Leroux. A Flexible NISC-Based LDPC Decoder. IEEE Transactions on Signal Processing, vol. 62(10), pages 2469–2479, May 2014. doi: 10.1109/TSP.2014.2311964
B. Le Gal, C. Jégo and J. Crenne. A high-throughput efficiency approach for GPU-based LDPC decoding. IEEE Embedded System Letters, vol. 6(2), pages 29 – 32, June 2014. doi: 10.1109/LES.2014.2311317
F. Duhem, F. Muller, W. Aubry, B. Le Gal, D. Negru, and P. Lorenzini. Design space exploration for partially reconfigurable architectures in real-time systems. Elsevier, Journal of Systems Architecture (JSA), vol. 59(8), pages 571–581, September 2013.
M. Kthiri, B. Le Gal, P. Kadionik, and A. Ben Atitallah. A very-high throughput deblocking filter for h264/AVC standard. Springer, Journal of Signal Processing Systems, vol. 73(2), pages 189–199, November 2013.
B. Le Gal and C. Jego. Softcore processor optimization according to real-application requirements. IEEE Embedded Systems Letters, vol. 5(1), pages 4–7, March 2013. doi: 10.1109/LES.2012.2234080
B. Belean, M. Borda, B. Le Gal, and R. Terebes. FPGA based system for automatic cDNA microarray image processing. Elsevier, Computerized Medical Imaging and Graphics journal, vol. 36(5), pp. 419–429, July 2012.
E. Casseau and B. Le Gal. Design of multi-mode application-specific cores based on high-level synthesis. Integration, the VLSI Journal, Elsevier, vol. 45(1), pp. 9–21, January 2012.
N. Delaunay, M. Abid, B. Le Gal, D. Dallet, C. Rebai, N. Deltimple, E. Kerherve, and D. Belot. Mixed cartesian feedback for zero-IF WCDMA transmitter. Springer, Analog Integrated Circuits and Signal Processing Journal, vol. 73(3), pp. 909–917, December 2012.
K. Grati, N. Khouja, B. Le Gal, and A. Ghazel. Power consumption models for decimation FIR filters in multistandard receivers. Hindawi, VLSI Design, 2012 (Article ID 870546), 15 pages, March 2012.
B. Le Gal and L. Bossuet. Automatic low-cost IP watermarking technique based on I/O mark insertions. Springer, Design Automation for Embedded Systems, vol. 2012(16), pp. 71–92, May 2012.
J. Mercadal, L. Reveillere, Y-D. Bromberg, B. Le Gal, T. F. Bissyande, and J. Solanki. Zebra : Building efficient network message parsers for embedded systems. IEEE Embedded Systems Letters, vol. 4(3), pp. 69–72, September 2012
K. Grati, N. Khouja, B. Le Gal, and A. Ghazel. High-level design flow targeting real multistandard circuit designer requirements. Journal of Communication and Computer, David Publishing, vol. 8, pp. 335–346, May 31 2011
B. Le Gal and E. Casseau. Latency-sensitive high-level synthesis for multiple word-length DSP design. Eurasip, Journal on Advances in Signal Processing, vol. 2011 (Article ID 927670), 11 pages, January 2011.
B. Le Gal and E. Casseau. Word-length aware DSP hardware design flow based on high-level synthesis. Springer, Journal of Signal Processing Systems, vol. 62(1), pp. 341–357, March 2011
B. Le Gal, E. Casseau, and S. Huet. Dynamic memory access management for high-performance DSP applications using High-Level Synthesis. IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 16(11), pp. 1454–1464, November 2008.

Nationnal journals

B. Le Gal, E. Casseau, and C. Andriamisaina. Synthèse de haut niveau en tenant compte de la dynamique des traitements. Revue des Technique et Science Informatiques, série TSI, Architecture des ordinateurs, vol. 27 (9-10/2008), pages 1129–1154, Décembre 2008.
B. Le Gal, L. Bossuet, and M. Grand. Enseignement ludique de la programmation objets à l’aide d’applications de traitement de l’image. Journal sur l’enseignement des sciences et technologies de l’information et des systèmes (J3EA), 9 pages, 2010.
B. Le Gal and D. Dallet. Sensibilisation au développement d’accélérateurs matériels sur FPGA. Revue sur l’enseignement des sciences et technologies de l’information et des systèmes (J3EA), vol. 11(3), 24 pages, Septembre 2012.
B. Le Gal, A. Ribon, C. Jégo, and D. Dallet. La synthèse de haut-niveau, un atout indéniable pour la construction de systèmes complexes ? Journal l’Actualité Composants, Edité par le Centre National d’Etudes Spatiales (CNES), vol. 36 (4), 11 pages, Juillet 2011.